台积电在5nm制程上取得进展 完成了基础设施设计和风险生产

台积电已经宣布，它已经完成了5nm工艺节点的基础设施设计，这将利用该公司第二代极端紫外线(EUV)和深紫外(DUV)光刻技术。台积电的5nm芯片将针对SoC设计、5G移动应用、人工智能和高性能计算。

根据ARM Cortex-A72核心上的早期数字，台积电的5nm工艺将提供1.8倍的密度和15%的时钟速度，而不是7nm，这是基于工艺改进。台积电还指出，其第二代EUV既能简化制造工艺，又能呈现优异的产量学习，让工艺更快成熟..

台积电还完成了5nm设计规则手册（D RM）、SPICE模型（以集成电路为重点的模拟程序）和工艺设计工具包（PDK）的开发。整个5nm的设计基础设施是可供台积电客户通过台积电在线。台积电还指出，它与其阿尔法客户一起生产的芯片存在风险，这可能表明2020年的产量可能会增加。这将与台积电先前的计划相一致，即到2020年达到5纳米，到2022年达到3纳米。

台积电继续保持工艺能力和领导地位，并因此获得大量芯片合同。与此同时，许多公司似乎对曾经是市场领头羊的英特尔失去了信心。